MiReal.me MiReal.me – Tu blog tecnológico con la más actualizada información
TSMC, ASML esperan chips de 3nm y 2nm
TSMC está trabajando en nodos de proceso de 3 nm y 2 nm
Pero empresas como TSMC y Samsung ni siquiera tendrán tiempo de palmear la espalda de sus componentes de 5 nm. Esto se debe a que ambas fundiciones ya están trabajando en el nodo de proceso de 3 nm. En 1965, el cofundador de Intel, Gordon Moore, observó que la densidad de transistores en un chip se duplicaba cada año. Más tarde lo modificó para duplicar la densidad de los transistores cada dos años. Así que queda poco tiempo para celebrar.
Una de las herramientas desarrolladas para mantener viva la ley de Moore es la litografía ultravioleta extrema (EUV). La litografía se utiliza para imprimir circuitos en obleas de silicio delgadas. Cuando piensas en el tamaño de un chipset y los miles de millones de transistores que deben colocarse en su interior, puedes comprender que se deben hacer marcas extremadamente sutiles dentro de un chip. EUV utiliza rayos ultravioleta para hacer esto posible. El nodo N5 con el que está trabajando TSMC puede usar 5 nm para hasta 14 niveles. El nodo de proceso de 3 nm podría proporcionar hasta un 15% de aumento de potencia con el mismo recuento de transistores de 5 nm y hasta un 30% de reducción en el consumo de energía (a las mismas velocidades de reloj y complejidad).
La empresa holandesa de litografía ASML afirma que a 3 nm, la litografía se puede utilizar en más de 20 capas. Peter Wennink, CEO de ASML, afirma que “Creo que en N5 en lógica estamos por encima de 10 niveles y en N3 tendremos más de 20 y de hecho vemos que se está acercando. Esto solo tiene el hecho de que da mucha más ventaja cambiar al modelo único y elimine estas estrategias multi-modelo de ultravioleta profundo (DUV), que también es cierto para DRAM “. Cuando una sola exposición litográfica no produce una impresión de resolución nítida, se utilizan exposiciones de patrón dual. Los fabricantes de chips de memoria (RAM y NAND) confían en este proceso.
TSMC planea usar transistores FinFET para su modo de 3nm antes de cambiar a GAAFET (puerta alrededor) para chips de 2nm. A diferencia de FinFET, que no rodea un canal en todos los lados, GAA rodea un canal mediante una puerta. El último método hace que la fuga de corriente sea casi insignificante.
